џWPCL ћџ2BJ|xа АH аа АА X агга ХА6p&А6p&Х аеЫ† а Hр аааУ Уб cмˆ4 PŽТ б Fascicle VIII.2 Љ Rec. X.22 Ф ФPAGE1У Уб cмˆ4 PŽТ б ЫееЁ† а HH аааб cмˆ4 PŽТ бPAGE1У Уб cмˆ4 PŽТ б Fascicle VIII.2 Љ Rec. X.22 Ёеа HH ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаа X  аб cмˆ4 PŽТ бУ УRecommendation X.22 Ср8:Сб cмˆ4 PŽТ бMULTIPLEX DTE/DCE INTERFACE FOR USER CLASSES 3Р-Р6Ф Ф Ср8>СУУб cмˆ4 PŽТ бGeneva, 1980, amended at Melbourne, 1988) ФФС СThe CCITT, УУconsidering а H аФФС С(a)СpСthat Recommendations X.1 and X.2 define the services and facilities to be provided by a public data network; а H аС С(b)СpСthat Recommendation X.21 defines the interface between a Data Terminal Equipment (DTE) and Data CircuitР-Рterminating Equipment (DCE) for synchronous operation on public data networks; а H аС С(c)СpСthat it is desirable for characteristics of the interface carrying a multiplexed bit stream between a DTE and a multiplex DCE of a public data network to be standardized; УУunanimously declares а H аФФС Сthat the interface between the DTE and the DCE in a public data network using a multiplexed channel configuration employing synchronous transmission should be as defined in this Recommendation. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа‚У У1ТX ТScopeФ ФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа1.1С  СThis Recommendation defines the interface between a DTE and a multiplex DCE, operating at 48 000 bit/s and multiplexing a number of Recommendation X.21 subscriber channels employing synchronous transmission. а H а1.2С  СThe number of Recommendation X.21 subscriber channels is limited by the number of subscriber channels allowed in the network multiplex structure (see РSР 4). 1.3С  СThe provision of all services supported by Recommendation X.21 is possible. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа‚У У2ТX ТDTE/DCE physical interface elements (see Table 1/X.22)Ф ФЦЦ 2.1Тh  ТУУElectrical characteristicsФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe electrical characteristics of the interchange circuits at both the DCE side and the DTE side of the interface will comply with Recommendation X.27 with implementation of the cable termination in the load. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа2.2Тh  ТУУMechanical characteristicsФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СRefer to ISO 4903 (15Р-Рpole DTE/DCE interface connector and contact number assignments) for mechanical arrangements. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа2.3Тh  ТУУFunctional characteristics of the interchange circuitsФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СDefinitions of the interchange circuits G, T, R, C, I, S and F are given in Recommendation X.24 and in РSР 4 below. ‚Ср SСб cмˆ4 PŽТ бTABLE 1/X.22 б cмˆ4 PŽТ бвЦ„HXHИ0X Цв‡Ср UСааб cмˆ4 PŽТ бIntercha Ср TСnge circuit Ср WС Name аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH p`PИџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаСр TС Direction аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHˆрX џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаСр VС Remark а 0 ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџ0ˆрX џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡б cмˆ4 PŽТ б Ср:ˆ|С to DCE Ср:ˆ{С from DCE а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б G а 0 а Signal ground or common return Ср:а ˆСsee Note а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б T Transmit Ср:ˆ~С X а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б R Receive Ср:ˆСX а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б C Control Ср:ˆ~С X а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б I Indication Ср:ˆСX а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б S а 0x а Signal element timing Ср:X ‹СX а 0 аб cмˆ4 PŽТ бˆа 0 аб cмˆ4 PŽТ бвЦ…HXH€И0X Цв‡Ср:ˆ~Сб cмˆ4 PŽТ б F а 0 а Frame start identification Ср:а ŒСX а 0 аб cмˆ4 PŽТ бˆа 8 ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџ8pи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаадаб cмˆ4 PŽТ бУУNoteФФ Р-Р This conductor may be used to reduce environmental signal interference at the interference. In the case of shielded interconnecting cable, the additional connection considerations are part of Recommendation X.24 and ISO 4903.а HH ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаааб cмˆ4 PŽТ б Та Т2.4СP Сб cмˆ4 PŽТ бУУCall control and failure detection proceduresФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бС СУУCall controlФФ andУУ failure detectionФФ procedures shall operate as specified in Recommendation X.21 on each subscriber channel independent of other subscriber channels. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТа ТС€ HС2.4.1С јСУУQuiescent statesФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe quiescent states shall be in accordance with Recommendation X.21, РSР 2.5. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH јP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТX  ТТX јТС€  СС€ HС2.4.2С јСб cмˆ4 PŽТ бУУFailure detectionФФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бС СSee Recommendation X.27, РSР 9 for association of the receiver circuit failure detection types. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH јP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТX  ТТ№ ТС€  СС€ HС2.4.2.1СјСб cмˆ4 PŽТ бУУFault conditions on interchange circuitsФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бС СThe DTE should interpret a fault condition on circuit R as r = 0 on all channels using failure detection type 2, a fault condition on circuit I as i = OFF on all channels using failure detection type 1, and a fault condition on both circuits R and I as r = 0, i = OFFУУ (DCE not ready)ФФ on all channels. а H аС СAlternatively a fault condition on one of these circuits, R or I, may be interpreted by the DTE as r = 0, i = OFFУУ (DCE not ready)ФФ, using failure detection type 3. С СThe DCE will interpret a fault condition on circuit T as t = 0 on all channels using failure detection type 2, a fault condition on circuit C as c а H а= OFF on all channels using failure detection type 1, and a fault condition on both circuits T and C as t = 0, c = OFF on all channelsУУ (DTE uncontrolled not ready)ФФ. а H аС СAlternatively, a fault condition on one of these circuits, T or C, may be interpreted by the DCE as t = 0, c = OFFУУ (DTE uncontrolled not ready)ФФ, using failure detection type 3. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТHТС€HС2.4.2.2СјСУУDCE fault conditionФФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СIndication of the DCE failure condition shall be in accordance with Recommendation X.21, РSР 2.6.2. а H аС СA DCE failure condition may effect all subscriber channels at the DTE/DCE interface. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТHТС€HС2.4.2.3СјСУУSignal element timing provisionФФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe provision of signal element timing shall be in accordance with Recommendation X.21, РSР 2.6.3. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТа ТС€ HС2.4.3С јСУУElements of the call control phaseФФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe elements of the call control phase, for each channel, shall be in accordance with Recommendation X.21, РSР 4 with the exception that byte timing is not used. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТа ТС€ HС2.4.4С јСУУData transfer phaseФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe data transfer phase, for each channel, shall be in accordance with Recommendation X.21, РSР 5. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТа ТС€ HС2.4.5С јСУУClearing phaseФФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe clearing phase, for each channel, shall be in accordance with Recommendation X.21, РSР 6. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH јP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТX  ТТX јТС€  СС€ HС‚У У3С  Сб cмˆ4 PŽТ бAlignment of call control characters and errorФ Фб cмˆ4 PŽТ б б cмˆ4 PŽТ бУ УcheckingФ ФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ б3.1Тh  ТУУCharacter alignmentФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СFor the interchange of information between the DTE and the DCE for call control purposes, it is necessary to establish correct alignment of characters. Each sequence of call control characters to and from the DCE shall be preceded by two or more contiguous 1/6 (Р"РSYNР"Р) characters. 3.1.1С СCertain Administrations will require the DTE to align call control characters transmitted from the DTE to either SYN characters delivered to the DTE or to the signals on theУУ frame start identificationФФ interchange circuit (F). 3.1.2С СCertain Administrations will permit call control characters to be transmitted from the DTE independently of the SYN characters delivered to the DTE. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа3.2Тh  ТУУError checkingФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СOdd parity according to Recommendation X.4 applies for the interchange of IA5 characters for call control purposes. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH јP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТX  ТТX јТС€  СС€ HС‚У У4С  Сб cмˆ4 PŽТ бMultiplex structureЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бФ ФС СDepending on the multiplex structure used by the network, the structure of the multiplexed bit stream will be one of two different types. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа4.1Тh  ТУУMultiplex structure in networks providing 6 bitР-РbytesФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe DCE shall deliver to and receive from the DTE a 6Р-Рbit byte interleaved multiplexed bit stream containing a number of subscriber channels. The allocation of the subscriber channels should be: вЦ‚Hи Ш xЦ⇂ 5 channels (phases) of 9600 bit/s or ˆвЦ‚Hи Ш xЦв‡10 channels of 4800 bit/s or ˆвЦ‚Hи Ш xЦв‡20 channels of 2400 bit/s or ˆвЦ‚Hи Ш xЦв‡80 channels of 600 bit/s or ˆа H аan appropriate mix of channel data signalling rates having an aggregate bit rate of 48 kbit/s. а H аС СThe multiplex structure is divided into five phases of 9600 bit/s, where each phase shall be homogeneous with regard to the subscriber data signalling rates. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH јP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТX  ТТX јТС€  СС€ HС4.1.1С јСУУInterchange circuits andб cмˆ4 PŽТ б interface signalling schemeФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бС СThe interchange circuits between the DTE and the DCE are shown in Figure 1/X.22 and a timing diagram for the signals is given in Figure 2/X.22. С СThe signalling over the interchange circuits is as follows. а H аС СThe transmit (T) and receive (R) circuits will convey in one time slot six consecutive user data bits for one subscriber channel (see Figure 2/X.22). а H аС СThe control (C) and indication (I) circuits will convey the appropriate signal levels in accordance with Recommendation X.21 for the data channel which in the same time slot have bits conveyed over the respective data circuits. С СChange of condition on circuit C shall take place at the OFF to ON transition of circuit S at the beginning of the first bit in the 6Р-Рbit byte. The condition on circuit C shall be steady for the whole 6Р-Рbit byte. С СChange of condition on circuit I will take place at the OFF to ON transition of circuit S at the beginning of the first bit in the 6Р-Рbit byte and the condition will be steady for the whole 6Р-Рbit byte. С СThe signal element timing (S) will operate for continuous isochronous transmission at 48 kbit/s. а H аС СTheУУ frame start identificationФФ circuit (F) will indicate the frame start with an OFF condition appearing in the last bit of each frame. For networks using Recommendation X.50 division 2 multiplexing, the frame length will be 480 bits. For networks using Recommendation X.50 division 3 multiplexing in which the user rate of 600 bit/s is not included, the frame length will be 120 bits. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа4.2Тh  ТУУMultiplex structure in networks providing 8Р-Рbit bytesФФЦЦ аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe DCE shall deliver to and receive from the DTE an 8Р-Рbit byte interleaved multiplexed bit stream containing a number of subscriber channels. The allocation of the subscriber channels should be: вЦ‚Hши ˆЦ⇂ 5 channels (phases) of 9600 bit/s or ˆвЦ‚Hши ˆЦ⇂10 channels (phases) of 4800 bit/s or ˆвЦ‚Hши ˆЦ⇂20 channels (phases) of 2400 bit/s or ˆвЦ‚Hши ˆЦ⇂80 channels (phases) of 600 bit/s or ˆа H аan appropriate mix of channel data signalling rates having an aggregate bit rate of 48 kbit/s. а H аС СThe multiplex bit stream is divided into five phases of 9600 bit/s, where each phase shall be homogeneous with regard to the subscriber data signalling rates.аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHјP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬа Та Т4.2.1СP СУУInterchange circuits and interface signalling schemeФФЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаС СThe interchange circuits between the DTE and DCE are shown in Figure 1/X.22 and a timing diagram for the signals is given in Figure 3/X.22. The signalling over the interchange circuits is as follows. а H аС СThe transmit (T) and receive (R) circuits will convey in one time slot eight consecutive user data bits for one subscriber channel (see Figure 3/X.22). а H аС СThe control (C) and indication (I) circuits will convey the appropriate signal levels in accordance with Recommendation X.21 for the data channel which in the same time slot have bits conveyed over the respective data circuits. С СChange of condition on circuit C shall take place at the OFF to ON transition of circuit S at the beginning of the first bit in the 8Р-Рbit byte. The condition on circuit C shall be steady for the whole 8Р-Рbit byte. С СChange of condition on circuit I will take place at the OFF to ON transition of circuit S at the beginning of the first bit in the 8Р-Рbit byte and the condition will be steady for the whole 8Р-Рbit byte. С СThe signal element timing (S) will operate for continuous isochronous transmission at 48 kbit/s. С СTheб cмˆ4 PŽТ б frame start identification circuit (F) will indicate the frame start with an OFF condition appearing in the position of the last bit of each 640Р-Рbit frame. As an optional facility each frame start could be followed by a code which will indicate the actual channel allocation. This facility is for further study. аЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџH јP Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаТX  ТТX јТС€  СС€ HС‚У Уб cмˆ4 PŽТ б5С  Сб cмˆ4 PŽТ бTest loopsЦЦ а H ааЬџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџHpи P Ј XА`ИhР!(#џџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџџЬаб cмˆ4 PŽТ бФ ФС СEstablishment of test loops for DTE tests and network maintenance is for further study. ‚ Ср MСб cмˆ4 PŽТ бFIGURE 1/X.22СP СCCITTЉ38310 б cмˆ4 PŽТ б Ср MСб cмˆ4 PŽТ бFIGURE 2/X.22СP СCCITTЉ38320б cмˆ4 PŽТ б Ср MСб cмˆ4 PŽТ бFIGURE 3/X.22СP СCCITTЉ38330